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               超帶寬MIMO通信測試系統

     

      基于光纖接口的超帶寬MIMO通信測試系統可以完成4路寬帶信號收發(兩對IQ信號)測試,并進行基于FPGA的實時數據處理的目的。其中AD通道采樣率為10bit,1.25GS/s, DA通道為14bit, 1.5GS/s。

     

    采集模板規格:

      每個模塊集成4通道10bit 1.25GSPS ADC采集。

      同時支持兩對IQ信號輸入,采用交流差分藕合輸入方式。

      每個模塊集成4通道14bit 1.5GSPS DAC采集。

      同時支持兩對IQ信號輸出,采用交流差分藕合輸出方式。

      板載超低抖動時鐘發生器,時鐘模塊可以靈活更換,適應不同采樣率需求。

      支持外部10MHz參考時鐘輸入,支持1pps參考輸入。

      支持同步校準輸入。

      采用Xilinx V6 FPGA作為數據收發控制。

      板載2GB采集緩沖存儲器。

      16SFP光纖收發模塊,每對支持6.125Gbps傳輸速率,支持Xilinx AURORA協議。

      附加17個用戶自定義IO,支持2.5V LVTTLLVCMOS電平。

      附加25LVDS通過高速連接器。

      4SPI接口,兼容3.3V電平。

      單12VDC供電,功耗約20W

      外形尺寸:能安裝在標準192U機箱中。


    同步模板規格:

      同步采集校準系統。

      統一的基準時鐘和觸發信號分發。

      模擬校準信號輸出。

      上位主控計算機,通過SPI設置參數。


    采集模板實現框圖如下:

        


    ADC規格如下:

      ADC型號:EV10AQ190A

      ADC輸出位數10bit,4通道采樣率1.25GSPS

      模擬帶寬:LF~2GHz

      輸入阻抗:100歐(差分),AC藕合

      輸入形式:SMA,差分輸入

      滿量程輸入幅度:500mVpp


    DAC規格如下

      DAC型號:DAC34SH84

      DAC輸出位數16bit4通道采樣率1.5GSPS

      輸出阻抗:100歐(差分端),AC藕合

      輸入形式:SMA,差分輸出

      滿量程輸出幅度:500mVpp(單端),1Vpp(差分)

     

     

    具有同步觸發和外參考時鐘輸入的采集時鐘模塊:

     

       

      該模塊為單獨一個PCB子板,可以方便更換。當更換為不同VCO型號時,可以支持靈活的輸出采樣時鐘,覆蓋2.5GHz~1080MHz(時鐘時采樣率的2倍)。


    擴展IO

      1.DIO

        17
        兼容2.5V LVTTLLVCMOS
        連接器:單排2.54mm通用連接器。
        排列如下:

               

      2.高速LVDS輸入輸出

        數量25對

        LVDS速度1.25Gbps

        連接器:高密度連接器帶連接電纜

             

      3.SPI接口

        定義為4SPIS_CLKS_DINS_DOUTS_EN

        3.3V TTL電平。

        連接器:8pin 2.54mm連接器。

     

      4.狀態LED

        4LED直接連接到FPGA上用于顯示。


    同步模塊

      產生同步四個采集模塊的基準時鐘和同步信號

      同步校準信號發生 

        

     

      通過自動調節芯片內部的延遲來達到輸出時鐘和參考時鐘的相位一致性。

            

      沒有進行zero delay補償的時鐘輸入/輸出相位誤差約為664ps,這個誤差是一個范圍,可能在0-644ps中隨機出現!經過zero delay補償的相位誤差如下圖:

              

    關于秒脈沖同步控制:

      


    GPS同步模塊由以下部分組成:

      GPS接收模塊:輸出1pps秒脈沖

      本機恒溫晶體:輸出10MHz

      時鐘馴服模塊:根據GPS輸出的1pps信號,同步每個采集模塊的本地恒溫晶體;同時產生1s頻率的

              同步時鐘信號。

      保障在GPS衛星短時間失鎖情況下仍然能維持同步穩定


    采集間模塊同步機制:

      同步原理如下圖所示:

         

    同步機制在采集模塊FPGA內實現,采用兩種方式實現同步: 

      

      時間戳模式:驅動時鐘為采集時鐘,頻率1.25GHzFPGA2/4分頻處理,當有觸發事件時,鎖存時間戳計數器,將該計數器值同ADC數據值上傳服務器。GPS同步模塊輸出的同步脈沖負責每秒為計數器清除一次,保證各個采集模塊的計數器同步。如果各個采集模塊是同時滿足觸發條件的,此時各個通道的計數器值應該相等。

       

      絕對時間記錄模式:觸發脈沖輸出到GPS絕對時間計數器中;當絕對時間計數器檢測到上升沿,鎖定絕對時間計數器,然后通過總線形式讀取當前時間,同ADC采集數據上傳主機。

     

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